Experience of a 32 bit processor or DSP is mandatory.
Cours théorique
Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
Cours dispensé via le système de visioconférence Teams (si à distance)
Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.
Plan du cours
Internal architecture overview
Highlighting instruction and data paths
Clocking
Programming model, the 4 register groups GPRs, SPRs, DCRs and memory mapped
CoreConnect-based SOCs
Pipeline basics
7-stage pipeline operation
Speculative execution, guarded memory
Serialization
Cache basics
Cache programming interface
Process vs thread
Memory Management Unit
36-bit real address space
Translation Lookaside Buffer initialisation
Cache control and debugging features
Load / store buffer, speculative loads, msync and mbar instructions
Booke E objectives
Branch instructions
Addressing modes
Load / store instructions
Semaphore management with lwarx / stwcx. Instructions
Arithmetical and logical instructions, shift and rotate instructions
Floating point unit, compliancy with IEEE754
Processing denormalized FP numbers
Floating point arithmetic instructions
FP-to-integer and integer-to-FP casting
The PowerPC EABI
Cache related instructions
16-bit mac instructions to develop fixed point DSP algorithms
2-cycle multiply option
Exception processing
Critical versus non critical interrupts
Syndrome registers updating when an exception is taken
Core timers : PIT, FIT and WDT
JTAG emulator use
The 464 instruction trace port
Real time trace when the PowerPC core executes cached instructions
Hardware vs software breakpoints
Signal naming convention
External connections
Clock and power management interface
CPU control interface
Reset interface
External interrupt controller interface
Instruction-side PLB interface
Data-side PLB interface
DCR interface
Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.
Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter
Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier. Il peut aussi être dispensé sous forme d'un cours en ligne, animé par un de nos formateurs.
Nos formateurs sont bilingues et assurent le cours en français ou en anglais.
Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à deux jours ouvrés avant le début de la formation (une semaine pour les cours en présentiel).