Describing the hardware implementation, particularly the boot sequence and the DDR3 controller
Understanding the features of the internal interconnect and related units and mechanisms such as PAMU, CPC and stashing
Explaining the standard bus interface controllers, PCIe, USB, SATA and MMC-SD
Describing the units which are interconnected to other modules, such as clocking, interrupt controller and DMA controller, because the boot program generally has to modify the setting of these units
Clarifying the operation of the Datapath Acceleration Architecture that assists the processor core in taking in charge buffer allocation, queue management, frame management and particularly incoming frame classification, pattern searching, and encryption
Describing the various debug units and their utilization to fix errors in a multicore / multimaster SoC.
Support de cours au format PDF (en anglais) et une version imprimée lors des sessions en présentiel
Cours dispensé via le système de visioconférence Teams (si à distance)
Le formateur répond aux questions des stagiaires en direct pendant la formation et fournit une assistance technique et pédagogique
Au début de chaque demi-journée une période est réservée à une interaction avec les stagiaires pour s'assurer que le cours répond à leurs attentes et l'adapter si nécessaire
Tout ingénieur ou technicien en systèmes embarqués possédant les prérequis ci-dessus.
Les prérequis indiqués ci-dessus sont évalués avant la formation par l'encadrement technique du stagiaire dans son entreprise, ou par le stagiaire lui-même dans le cas exceptionnel d'un stagiaire individuel.
Les progrès des stagiaires sont évalués par des quizz proposés en fin des sections pour vérifier que les stagiaires ont assimilé les points présentés
En fin de formation, une attestation et un certificat attestant que le stagiaire a suivi le cours avec succès.
En cas de problème dû à un manque de prérequis de la part du stagiaire, constaté lors de la formation, une formation différente ou complémentaire lui est proposée, en général pour conforter ses prérequis, en accord avec son responsable en entreprise le cas échéant.
Plan du cours
Differences between T2080 and T2081
CoreNet coherency fabric
Coherency subdomains
Memory map, local access windows
Highlighting data paths inside the T2081
e6500 core integration
• Configuration signals sampled at reset
Pre-boot loader, initializing the platform prior to starting the processor core
PCIe configuration
Boot memory space, boot space translation
Clocking, system clock domains
SerDes high speed lanes configuration
Advanced power management
Objectives of trust architecture
Internal boot ROM, secure boot sequence
Code signing
External tamper detection
Run time integrity checker
Entry locking
Operation as memory-mapped SRAM
Partitioning between coherency domains
Stashing
Controlling master access permissions through Logical I/O Device Number
Operation mode translation
Steps in processing of DSA operations by PAMU
PAMU gate closed state
Interrupt nesting
Description of the 4 timers / counters
e6500-to-e6500 interrupt capability
Description of the NS16452/16552 compliant Uarts
I2C controller
eSPI controller
Transfer protocol, single block, multiple block read and write
Internal and external DMA capabilities
SD protocol unit
Card insertion and removal detection
Host or device support
EHCI support, scheduling the various transactions into frames
Integrated PHY
Endpoint configuration
Device operation
Jedec specification basics
DDR3 fly-by architecture, write leveling
Reset sequence, dynamic ODT, ZQ calibration
Bank activation, read, write and precharge timing diagrams, page mode
Initial configuration following Power-on-Reset
Timing parameters programming
Initialization routine
Tuning the performance of the DDR3 controller
Testing the memory using patterns
Functional muxing of pins between NAND, NOR, and GPCM
Data Buffer Control
Normal GPCM FSM
NOR flash FSM
NAND flash FSM
Boot from NAND
Priority between the 4 channels
Support for cascading descriptor chains
Scatter / gathering
Acting as a bridge when Root Complex
Transaction ordering rules
Programming inbound and outbound ATMUs
Benefits of MSIs
Configuration, initialization
SR-IOV implementation, Alternative Routing ID
RapidIO port
Accept-all mode of operation
RapidIO doorbell and port-write unit
Accessing configuration registers via RapidIO packets
Programming inbound and outbound ATMUs
SATA basics
Support for SATA II extensions
Electrical specification
Bringing the SATA controller online/offline
Native command queuing, command descriptor
Definitions: buffer, buffer pool, frame, frame queue, work queue, channel
Sequences to understand how frames a enqueued / dequeued
Class and intra-class scheduling rules
Stash transaction flow control and scheduling
Congestion avoidance
Order definition point implementation
Traffic shaping through CEETM
Objectives if this accelerator
Central resource pool management function
External linked list LIFO
Direct connect portals
Buffer Pool State Change Notifications
Objectives if this accelerator, parsing, classifying and distributing in-line/off-line packet
Rx BMI features
Tx BMI features
Offline parsing, host command features
Frame processing manager
FMan controller
Host commands
Parser
Key generator
Policer
New features:
IP fragmentation / re-assembly
Header manipulation
Autonomous 802.1qaz
Data center bridging
Ingress multicast
Physical interfaces
MAC address recognition
Accessing PHY registers, clause 45
Priority Flow Control
RMON statistic counters, carry registers
2 inbox/outbox mailboxes (queues) for data and one doorbell message structure
Multicasting
Outbound segmentation units
Introduction to DES, 3DES and AES algorithms
Job management using QMan interface
Job descriptor parsing
Sharing descriptors
Selecting the authentication / cryptographic algorithm
Run Time Integrity Checking
Public Key Hardware Accelerator (PKHA)
SNOW 3G Accelerator
Data Encryption Standard Accelerator (DES)
Cyclic Redundancy Check Accelerator (CRCA)
Message Digest Hardware Accelerator (MDHA)
Elliptic Curve Cryptographic Functions
Objective of this unit, identifying signatures in incoming gigabit streams
Connection to QMan and BMan
Support for wildcarding with no pattern explosion
Updating the pattern database
Definition of a regular expression
Pattern Matcher Frame Agent
Pattern description block caching
Key Element Scanner, trigger stage, confidence stage
Data Examination Engine
Stateful Rule Engine, Stateful Rule Physical Structure, SRE instruction set
NEXUS Aurora link
Event processing unit
Chaining, triggering
Watchpoint facility
Trace buffer
Cross-Functional Debug Components
CoreNet debug
OCeaN debug
Pour vous enregistrer ou pour toute information supplémentaire, contactez nous par email à l'adresse info@ac6-formation.com.
Les inscriptions aux sessions de formation sont acceptées jusqu'à une semaine avant le début de la formation. Pour une inscription plus tardive nous consulter
Ce cours peut être dispensé dans notre centre de formation près de Paris ou dans vos locaux, en France ou dans le monde entier. Il peut aussi être dispensé sous forme d'un cours en ligne, animé par un de nos formateurs.
Nos formateurs sont bilingues et assurent le cours en français ou en anglais.
Les sessions inter-entreprises programmées sont ouvertes dès deux inscrits. Sous condition d'un dossier complet, les inscriptions sont acceptées jusqu'à deux jours ouvrés avant le début de la formation (une semaine pour les cours en présentiel).
Dernière mise à jour du plan de cours : 15 novembre 2021